1756-OA8D

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采用無結(jié)構(gòu)造將偏差降到zui小

　?。?）采用去除了源極和溝道間的物理隧道結(jié)的“無結(jié)（Junctionless）”構(gòu)造。這是此前不存在的“全新概念的器件”（后藤）。

　　據(jù)后藤介紹，立式TFET原本就采用了耐工藝偏差的構(gòu)造，但為了形成隧道結(jié)而追加的制造工藝，使偏差不可避免地增大。因此，此次的構(gòu)造棄用物理隧道結(jié)，利用加載柵極電場時(shí)耗盡層的擴(kuò)展，以電氣方式形成隧道結(jié)。對(duì)這種新構(gòu)造器件的工作情況進(jìn)行驗(yàn)證發(fā)現(xiàn)，其工藝偏差比橫式TFET減少了一半。

　　去掉物理隧道結(jié)

　　偏差減半

　　今后，東芝將以量產(chǎn)為目標(biāo)，開發(fā)把MOSFET和TFET配備在同一個(gè)芯片上的技術(shù)。其課題在于制造成本。TFET的制造工序數(shù)量比MOSFET更多，因此該公司打算使其在性能和芯片面積方面占優(yōu)勢，由此抵消成本增加的部分。計(jì)劃使制造工序數(shù)“僅比MOSFET增加15％左右”（川中）。性能方面，計(jì)劃使 S因子由目前的100左右降到60以下。

　　工藝技術(shù)“不打算采用（應(yīng)用處理器使用的）zui*工藝，而是利用65nm工藝或者更寬松的設(shè)計(jì)規(guī)則”（川中）。東芝計(jì)劃在自家工廠量產(chǎn)這些產(chǎn)品。

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